여러 칩을 수직으로 쌓는 3D 반도체 설계 연구자들이 똑같은 문제로 서로의 알고리즘을 공정하게 비교할 수 있도록, 표준 테스트용 칩 설계 20개를 무료로 공개했다.

여러 칩을 수직으로 쌓는 3D 반도체 설계 연구자들이 똑같은 문제로 서로의 알고리즘을 공정하게 비교할 수 있도록, 표준 테스트용 칩 설계 20개를 무료로 공개했다.

무엇이 문제였나 — 기존 2D 칩 설계용 표준 테스트는 있었지만, 여러 칩을 수직으로 쌓는 3D 칩 설계용 표준 테스트는 없었다. 어떻게 풀었나 — 작은 칩 부품(계산·메모리·I/O·아날로그)을 레고처럼 조합해 난이도별 20개 테스트 설계를 만들었다. 그래서 뭐가 좋아졌나 — 이제 전 세계 연구팀이 동일한 3D 칩 문제로 자기 알고리즘의 성능을 공정하게 비교할 수 있게 됐다.

각기 다른 요리사가 같은 레시피로 같은 요리를 해 누가 더 잘 만드는지 공정하게 평가하는 것과 같다. 또, 미리 만들어둔 레고 블록(칩 부품)을 다양한 방식으로 조립해 난이도별 문제집을 찍어낸 것에 비유할 수 있다.

논문 정보

Rohan Soni, Jooyeon Jeong, Alexander Graening, Anthony Foo, Richard Chen, Puneet Gupta · UCLA, Electrical and Computer Engineering · Preprint (arXiv, 2025) · 2025

왜 중요한가

3D 칩 적층은 AI·HPC 시대의 핵심 기술인데, 평가할 표준 문제가 없으면 어떤 알고리즘이 더 좋은지 객관적으로 판단하기 어렵다. 이 묶음은 반도체 3D 적층 분야에 공통의 실험실을 제공해 연구 속도를 끌어올린다.

핵심 지표

어떻게 동작하나

본 연구는 CATCH XML 스키마를 표현 언어로 사용하는 2단계 생성 파이프라인을 제안한다. 1단계에서는 5종 액티브 다이(CS 약 20 mm², CL 약 250 mm², MEM 약 50 mm², IOC 약 10 mm², ANA 약 15 mm²), 2종 패시브 기판(유기 SO 약 110µm 피치, 실리콘 SSi 약 45µm 피치), 1종 TSV 통과형 다이로 구성된 재사용 가능한 칩렛 라이브러리를 정의한다. 2단계에서는 라이브러리 원소들을 조합해 2.5D 기초(D1–D4), 3D 기초(D0, D5–D8), 복합 하이브리드(D9–D13), 스트레스 변형(D14–D19)의 4개 카테고리에 걸쳐 총 20개 설계를 자동 생성한다. 정의된 CATCH 설계는 산업 표준 IEEE 3Dblox 표준 포맷으로 변환하는 자동 변환 프레임워크를 거쳐 Dryad(DOI: 10.5061/dryad.76hdr7tb6)에 공개된다. 카테고리 4는 라우팅 혼잡, NRE 비용, 조립 공정, 배치 규칙성, 칩렛 수 스케일링 등 단일 차원의 스트레스를 의도적으로 강화해 알고리즘 강건성을 시험하도록 설계되었다.

핵심 수식:

Suite = C_1 \cup C_2 \cup C_3 \cup C_4, \quad |C_1|=4, |C_2|=5, |C_3|=5, |C_4|=6, \quad |Suite|=20

20개 벤치마크는 2.5D 기초, 3D 기초, 복합 하이브리드, 스트레스 변형 4개 카테고리의 합집합이며, 각 카테고리는 칩렛 라이브러리 원소들을 조합해 생성된다.

한계와 주의할 점

• 본 논문은 신규 알고리즘이 아닌 평가용 데이터셋 제공이 목적이므로, 3D 배치·라우팅·분할 알고리즘 간 정량 비교 결과가 본문 내에 부재한다.
• 20개 디자인은 공개 가능한 3D-IC 설계 공간의 부분집합이며, NVIDIA HBM, AMD 3D V-Cache, Intel Foveros 등 실제 상용 3D-IC의 산업 세부 사양은 NDA로 반영되지 않는다.
• 칩렛 면적·로직 분율·접합 피치 등 파라미터가 합리적 기본값으로 고정되어, 첨단 공정 노드나 새로운 패키징 변형을 모두 다루기 어렵다.
• CATCH XML / 3Dblox 표현은 칩 구성·연결·패키징 구성을 중심으로 하며, 전력·열·신호 무결성·기계적 응력 등 물리적 스트레스는 본 논문 범위를 넘어 별도 확장이 필요하다.
• 벤치마크를 OpenROAD 또는 상용 EDA에 즉시 연결한 end-to-end PPA 결과가 본 논문에는 포함되지 않아, 도구 통합 가능성은 후속 연구에서 검증해야 한다.
• 합성 디자인이 실제 칩렛의 I/O 토폴로지, 신호 무결성 제약, 열 분포를 충분히 반영하지 못해 알고리즘이 산업적 최악 사례(worst case)에서 과대평가될 수 있다.
• TSV 통과형 다이는 단순한 양면 연결만 모델링하며, 능동 TSV(내부 회로 포함)나 다층 TSV 적층 등 실제 HBM의 미세 구조를 단순화한다.
• 기판 피치가 45µm / 110µm 두 옵션으로 양분되어, 수 µm 이하 초미세 연결을 요구하는 하이브리드 본딩 시대의 일부 평가는 불가능하다.
• 스트레스 변형(예: D19 64×ANA)이 단일 차원(개수 스케일링)만 강조해, 라우팅·NRE·개수가 동시에 변하는 다차원 스트레스 하에서의 알고리즘 강건성은 평가하기 어렵다.

단계별 도입 로드맵

원문 PDF: 2026-08-28-an-open-source-benchmark-suite-of-3d-ic-testcases.pdf